Browsing by Author "Pazos, Sebastián"

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    Desarrollo de un circuito integrado transmisor RFID pasivo
    (2017-04-01) Grosso, Agustín; Galimberti, Flavio; Kuo, Yao Ming; Aguirre, Fernando; Pazos, Sebastián; Rodríguez Mallo, Jorge; Verrastro, Sebastián
    En la presente publicación se describe el diseño de un circuito integrado (CI) compuesto por los módulos de rectificación, regulación de tensión y modulación de carga de un transceptor RFID (13,56 MHz), además del diseño del circuito resonante. Por otra parte, en el presente proyecto la manufactura fue realizada por medio de MOSIS® (THE MOSIS SERVICE, 2016) en un proceso de fabricación STANDAR CMOS de 500 nm, usando tecno- logía escalable cuyo ancho mínimo de canal es de 600 nm.
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    Desempeño del método de análisis transitorio en la detección de fallas paramétricas en circuitos integrados.
    (2016-04-01) Aguirre, Fernando; Pazos, Sebastián; Romero, Eduardo; Peretti, Gabriela; Verrastro, Sebastián
    En este trabajo se evalúa la capacidad de la estrategia de test denominada Metodología de Análisis de Respuesta Transitoria (TRAM1 ) para discriminar entre circuitos dentro y fuera de especificaciones. Con este propósito se adopta una vista a nivel comportamiento, definiendo una falla como un incumplimiento de alguna de las especificaciones. Si bien esta estrategia de test ha sido estudiada por varios autores, este trabajo se enfoca en la utilización de modelos de simulación más precisos que evitan hacer suposiciones de comportamientos ideales. Para las evaluaciones se ha adoptado un filtro de segundo orden en la topología de variables de es- tados, el cual ha sido diseñado totalmente a medida (full custom) en una tecnología comercial CMOS de 500 nm. Se adopta una metodología de evaluación que inyecta desviaciones alea- torias en los parámetros circuitales como un medio para generar una población de circuitos con diferentes proporciones de buenos y malos. Esta población se expone posteriormente al test para evaluar su eficiencia.
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    Diseño de un amplificador operacional didáctico programable en un proceso CMOS de 500 nm
    (2016-10-01) Fontana, Andrés; Mazur, Tomás; Aguirre, Fernando; Pazos, Sebastián; Verrastro, Sebastián
    En este trabajo se describe el diseño de un Amplificador Operacional en un proceso CMOS comercial de 500 nm, con la particularidad de que la corriente suministrada en las etapas de ganancia puede ser seleccionada por el usuario. El mismo está comprendido por un Ampli- ficador Operacional de Miller, la etapa de salida, y una fuente de corriente que posibilita la programación. Con fines exclusivamente didácticos, determinados nodos del circuito que re- sultan de interés para su estudio, son vinculados a salidas especialmente diseñadas con el fin de evitar modificaciones al cargarlo con elementos externos, como podría darse en el caso de la conexión de instrumentos de medición. Gracias a ello, es posible evaluar el estado interno y obtener conclusiones que no serían factibles de adquirir en un dispositivo comercial. Para el diseño del dispositivo hemos hecho foco en optimizar su impedancia de salida, empleando una topología que aprovecha los beneficios de la realimentación negativa. Por último, son aplicadas protecciones contra tensiones de offset y corrientes de cortocircuito que aseguran la integridad del dispositivo.
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    Diseño, síntesis, fabricación y prueba de unHasher SHA-256 en tecnología CMOS de 180 nm
    (2015-10-01) Aguirre, Fernando; Alpago, Octavio; Atencio, Jerónimo; Furfaro, Alejandro; Pazos, Sebastián
    Este reporte surge de un proyecto de cooperación con ingenieros y científicos del departa- mento de Computer Engineering de la Universidad de Utah, Estados Unidos y el Laboratorio de Microelectrónica de la Facultad Regional Buenos Aires de la Universidad Tecnológica Na- cional (FRBA-UTN). En el mismo se exponen las técnicas utilizadas para la síntesis de un Cir- cuito Integrado (CI)2 que representa un módulo hasher del algoritmo Secure Hash Algorithm (SHA-256) lo cual es una función criptográfica de 256 bits de longitud. Este algoritmo adquirió popularidad con el auge de los BitCoins como criptomonedas. Las técnicas asincrónicas son las técnicas metodológicas de diseño más prometedoras. En este trabajo se describe lo rea- lizado en las áreas de lógica, síntesis, layout, testing y manufactura. Cabe destacar que un componente esencial de su síntesis física fue el desarrollo de un kit de Diseño Físico Interope- rable (iPDK) para el cual se utilizaron las herramientas de diseño automático de Synopsys® y Mentor Graphics®. Por otra parte, la manufactura se realizó a través de MOSIS en un proceso de fabricación CMOS de 180 nm de 6 niveles de metal, provisto por IBM.
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    Estudio de sistemas de compresión de imágenes para cámara satelital de alta resolución
    (2017-01-01) Martini, Matías; Pazos, Sebastián
    Las im´agenes adquiridas por instrumentos satelitales ´opticos de alta resoluci´on, representan grandes vol´umenes de datos y su compresi´on con p´erdidas a bordo es una alternativa para mitigar las restricciones de memoria y transmisi´on de datos, a costa de una degradaci´on de la calidad. El objetivo de este trabajo es presentar la selecci´on de un sistema de compresi´on de im´agenes para la C´amara de Alta Resoluci´on (CAR) de la misi´on SARE de la CONAE teniendo en cuenta la relaci´on de compromiso entre la tasa de compresi´on, la complejidad y la degradaci´on de la calidad de imagen. Se realiz´o una exploraci´on del estado del arte en compresi´on de im´agenes a bordo, contemplando sistemas basados en predicci´on, transformada discreta de coseno y transformada discreta de wavelet, que conduce a la preselecci´on de cuatro sistemas de compresi´on que son evaluados. Se presenta una revisi´on de las m´etricas de calidad de imagen que incluye las m´etrica cl´asicas de compresi´on de imagen y el NIIRS (National Imagery Interpretability Rating Scale) que es un indicador utilizado para im´agenes de alta resoluci´on. Para la estimaci´on del NIIRS, y su degradaci´on debido a la compresi´on, se desarroll´o un algoritmo que utiliza la informaci´on extra´ıda del an´alisis de bordes naturales presentes en im´agenes satelitales. Se muestran las alternativas de procesamiento evaluadas y su desempe˜no. Finalmente, se presentan los resultados de la evaluaci´on del desempe˜no de los sistemas de compresi´on JPEG-Baselines, JPEG2000, JPEG-LS y CCSDS-IDC, y se muestra que los ´ultimos dos presentan las mejores opciones considerando la relaci´on de compromiso que se persigue en este trabajo.
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    Evaluación de la calidad de TRAM en la detección de fallas de fabricación en circuitos integrados analógicos fabricados en tecnología CMOS de 500nm
    (2015-04-01) Pazos, Sebastián; Aguirre, Fernando; Mazur, Tomás; Peretti, Gabriela; Romero, Eduardo
    En este trabajo se presenta la evaluación de la capacidad de la estrategia de test denominada Método de Análisis Transitorio (TRAM, Transient Analysis Method) para la detección de fallas paramétricas en los componentes pasivos de un filtro activo de segundo orden. Se pretende realizar evaluaciones similares a las previamente reportadas pero con modelos de simulación considerablemente más exactos y que responden a una tecnología específica. Con este propósito, se ha diseñado un filtro en una tecnología CMOS de 500nm y se lo ha adoptado como caso de estudio. Los modelos de simulación a nivel transistor han sido empleados en las evaluaciones. Nuestros resultados confirman los problemas de la estrategia para la detección de desviaciones paramétricas pequeñas.